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  成像IP执照

•  IP为CMOS·图像·传感器(列A/D变流器等)
•  IP为CCD·图像·传感器(PGA、CDS、AFE等)
•  图像处理IP (ISP等)
•  其他可用IP为CMOS·图像·传感器

IP为CMOS·图像·传感器

IP 名称	内容	方式	传帧率 (bit)	最大 转换 时间 (uS)	列 回路 功耗 电力 (uW)	列 节距 (um)	模拟 数码 电源 电压 (V)	规格	发货状况(nm)
									55	90		180
									U	T	J	U	J
CI00301	ColumnA/D Converter	Single Slope	12 10	19 7	11uW	2.2 1.1x2	3.3/1.2
CI00201	ColumnA/D Converter	W-SA	12	3.75 (2.75)	15	5.6 2.8x2	3/1.8
CI00101	ColumnA/D Converter	Warp Walk	14	30	20	About 7	3.3/1.8
CI00001	Low Power SenseAMP	Current Detect	-	250 MHz over	50uA	-	1.8 Until 1.0

IP为CCD·图像·传感器

IP 名称	内容	最大 频率 (MHz)	标准 传帧率 (bit)	最大 增益	增益 步骤 (dB/LSB)	输入 电压 (V)	输入 差分 范围 (V)	电源 电压 (V)	规格	发货状况(nm)
										55	90		130		180
										U	T	U	T	U	U	J
CI00011	PGA	10	8	4.2	0.05	0.6	1.5	3.3	90nm

成像IP执照

IP 名称	内容	最大输入 频率 (MHz)	输入 分辨率 (bit)	最大输出 像素 (pixel)	最大输出 传帧率(fps)	规格	发货状况 (nm)
CD00011	Image Signal Processing (ISP)	150	8/10/ 12/14/16	1920x1080	60	NDA	Soft Macro
CD00011A	前 Processing					NDA
CD00011B	后 Processing					NDA
CD00011C	自动控制 ISP					NDA

其他可用IP为CMOS·图像·传感器

IP内容	说明
列级・安培 和 CDS电路	列级A/D和全局A/D有各自对应的电路配置。
低电耗计数器驱动器 和 锁存电路	积分转换器所需要的锁存电路和格雷码计数器数据的驱动器作为小功耗的电路配置。特别有用的高速时钟。
电灯发生电路	电流开关转换器（变流器）方式和开关电容器方式的小面积电路。两者都可以对应可变倾角。
模拟OB箝位电路	列级A / D方法和全局A / D方法的反馈型模拟OB钳位电路将OB像素信号调整到恒定电平。

New Type Column ADC提出的独自算法

序言

对于使用CIS(CMOS 图像传感器)开发产品的顾客，模拟输出CIS和在后续阶段执行数字信号处理的ISP的接口有一个重要的问题吗？

在CIS和ISP之间，称为Analog Front End 的电路是非常难以处理的电路之一。开发需要很大的负载，必须将AFE Chip附加到那、和商业化。在某些情况下，由于小型化的困难可能有放弃产品开发。

本公司用Analog Front EndCIS代表的周边的模似电路作为定制IP "ASIP" (*1)。我们的目标是为客户提供模拟电路。
作为起点，我们开始开发我们自己的高速，高精度Column/Parallel ADC。

由于小型化，SP的处理能力大大提高、CIS的输出速度可能成为可能应用时代的瓶颈。Column / Parallel方式适用于高速读取，使其在片上并，实现高速成像、成功区分数码相机。
我们的Column/Parallel ADC用自己的“Warp & Wlak”算法可以实现高速和高分辨率、可以满足客户对高速信号处理应用的要求。我们的目标是提供可满足所有客户的定制IP。如果您有兴趣，请随时致电。

(* 1: 总公司的创作词、意味着Application Specified Intellectual Property。 )

这种方法的概要

高速，高分辨率，(以及)高精度
采用专有的Double Stage型逐次逼近法（W-SA），实现高速和高分辨率。
在高等级数字化用电压选择型DAC执行逐次逼近法（=1st SA）、之后在低等级数字化用电荷再分配型DAC执行逐次逼近法（=2nd SA）、“W-SA算法”可实现高速和高分辨率数字化。所以我们采纳了这一点。
为电压选择型DAC从被共用的敌视线回路输出的电压总线中经常选择好像把感应器输出中间夹在的2电压,作为下级的电荷再分配型DAC的参照电压使用那个微分非线性误差小。
高速的变换发挥可能的优点,在A/D分别变换了复位水准和信号电平的差别之后在Digital Domain拿差别的单纯的Digital CDS实现高精度的Noise Cancel。

最小化布局大小
因为尽可能不使用因为被动元素由于确保准确性，列ADC的面积可以最小化。
由于在2步实现高分辨率，只有电荷再分配型DAC请求高分辨率。所以可以使由电容器占据的面积非常小。
SAR（逐次比较寄存器）和数据锁存器都由晶体管组成。 所以随着小型化的发展，可以做得更小。
电压选择型DAC由解码器和开关以及分别晶体管组成。所以随着小型化的发展，可以做得更小。
在各列ADC的电压选择型DAC供给的参照电压总线形成共用的电阻串，在各列ADC之间共有。　几乎没有电阻串的大小和电流消耗的影响。

应用实例

*串行接口不限定Multi-PHY ( DPHY & sub-LVDS(DDR) & SMIA CCP2 ).
*MIPI D-PHY、SMIA-CCP2、sub-LVDS、LVDS、 MDDI等，我们可以灵活应对。

*)对于本主页上发布的内容，不需要特别的NDA（相互保密合同）。
本公司准备了签订NDA（相互保密合同）后分发的详细资料。
需要的话请通过咨询表 联系。